DRAM


Dynamic random-access memory (DRAM) adalah jenis memori acak-akses yang menyimpan setiap bit data dalam kapasitor yang terpisah dalam satu sirkuit terpadu.Kapasitor dapat berupa dibebankan atau habis; kedua negara diambil untuk mewakilidua nilai sedikit, secara konvensional disebut 0 dan 1. Karena kapasitor bocor, informasi yang tersimpan akhirnya hilang kecuali kapasitor itu disegarkan secara berkala. Karena kebutuhan dalam penyegaran, itu adalah memori dinamis dibandingkan dengan SRAM dan memori statis lainnya.

Memori utama (“RAM”) di komputer pribadi adalah Dynamic RAM (DRAM). Ini adalahRAM di komputer laptop dan workstation serta beberapa dari RAM konsol video game.

Keuntungan dari DRAM adalah kesederhanaan struktural: hanya satu transistor dankapasitor yang diperlukan per bit, dibandingkan dengan empat atau enam transistor diSRAM. Hal ini memungkinkan DRAM untuk mencapai kepadatan sangat tinggi. Tidak seperti memori flash, DRAM adalah memori volatile (bdk. memori non-volatile), karenakehilangan datanya cepat ketika daya dihilangkan. Transistor dan kapasitor yang digunakan sangat kecil; miliaran dapat muat pada satu chip memori.

History

Mesin kriptoanalisis kode-bernama “Aquarius” yang digunakan di Bletchley Park selama Perang Dunia II dimasukkan memori dinamis terprogram. Pita kertas itu dibaca dan karakter di atasnya “yang teringat di sebuah toko dinamis …. toko ini menggunakan bank besar kapasitor, yang entah dibebankan atau tidak, kapasitor dibebankan mewakili lintas (1) dan sebuah kapasitor bermuatan dot ( 0). Karena tuduhan itu secara bertahap luntur, pulsa periodik diaplikasikan untuk top up tersebut tetap dikenakan biaya (maka istilah ‘dinamis’) “.

An edited photo of 2gb of DDR2 RAM with integr...

Gambar skematik dari desain asli dari DRAM dipatenkan pada 1968.
Pada tahun 1964 Arnold Farber dan Eugene Schlig, bekerja untuk IBM, menciptakan sel memori terprogram, menggunakan gerbang transistor dan dioda terowongan gerendel. Mereka diganti kait dengan dua transistor dan dua resistor, konfigurasi yang kemudian dikenal sebagai sel-Farber Schlig. Pada tahun 1965 Benjamin Agusta dan timnya di IBM menciptakan sebuah 16-bit chip silikon memori didasarkan pada sel-Farber Schlig, dengan 80 transistor, resistor 64, dan empat dioda. Pada tahun 1966 DRAM ditemukan oleh Dr Robert Dennard di Pusat IBM Thomas J. Watson Research.Dia diberikan nomor paten AS 3.387.286 pada tahun 1968. Kapasitor telah digunakan pada program memori sebelumnya seperti drum dari Atanasoff-Berry Computer, tabung Williams dan tabung Selectron.

Toshiba “Toscal” SM-1411 kalkulator elektronik, yang diperkenalkan pada bulan November 1966, menggunakan bentuk RAM dinamis dibangun dari komponen diskrit.

Pada tahun 1969 Honeywell meminta Intel untuk membuat DRAM menggunakan sel 3-transistor yang telah mereka kembangkan. Ini menjadi Intel 1102 (1024×1) pada tahun 1970 awal. Namun, 1102 memiliki banyak masalah, mendorong Intel untuk mulai bekerja pada desain sendiri baik mereka, secara rahasia untuk menghindari konflik dengan Honeywell. Ini menjadi komersial tersedia pertama DRAM memori, Intel 1103 (1024×1), pada bulan Oktober 1970, meskipun masalah awal dengan hasil yang rendah sampai revisi kelima dari masker. The 1103 dirancang oleh Joel Karp dan ditata oleh Maness Barbara.

DRAM pertama dengan baris multiplexing dan garis kolom alamat adalah Mostek MK4096 (4096×1) yang dirancang oleh Robert Proebsting dan diperkenalkan pada tahun 1973. Skema pengalamatan, kemajuan yang radikal, memungkinkannya untuk masuk ke dalam paket dengan pin yang lebih sedikit, keunggulan biaya yang tumbuh dengan setiap lonjakan ukuran memori. MK4096 terbukti menjadi desain yang sangat kuat untuk aplikasi pelanggan. Pada kepadatan 16K, keuntungan biaya meningkat, Mostek MK4116 16K DRAM, diperkenalkan pada tahun 1976, mencapai lebih besar dari 75% pangsa pasar DRAM di seluruh dunia. Namun, seperti kepadatan meningkat menjadi 64K di awal 80-an, Mostek disusul oleh produsen DRAM DRAM Jepang menjual kualitas yang lebih tinggi menggunakan skema multiplexing yang sama di bawah biaya harga.

Operation principle

DRAM biasanya diatur dalam array sel persegi di biaya penyimpanan terdiri dari satu kapasitor dan transistor per bit data. Gambar ke kanan menunjukkan contoh sederhana dengan 4 dengan 4 matriks sel. Matriks DRAM modern banyak ribuan sel dalam tinggi dan lebar.
Garis-garis horisontal panjang yang menghubungkan setiap baris ini dikenal sebagaikata-baris. Setiap kolom dari sel terdiri dari dua bit-garis, masing-masing terhubung kesetiap sel penyimpanan lain dalam kolom (ilustrasi ke kanan tidak termasuk detail inipenting). Mereka biasanya dikenal sebagai + dan – bit baris.
Sebuah penguat rasa pada dasarnya adalah sepasang lintas Koneksi inverter antarabit-baris. Inverter pertama dihubungkan dengan masukan dari + bit-line dan output ke -baris bit. Masukan inverter kedua adalah dari – line bit dengan output ke + bit-line. Hal ini menghasilkan umpan balik positif yang menstabilkan setelah satu bit-linesepenuhnya pada tegangan tertinggi dan yang lain sedikit-line adalah pada tegangan serendah mungkin.

instal gomez di komputer anda dapatkan $45 setiap bulannya

Operations to read a data bit from a DRAM storage cell

  1. Penguat rasa terputus.
  2. Bit-garis diisi sebelumnya untuk tegangan persis sama yang di-antara tingkat logika tinggi dan rendah. Bit-garis simetris secara fisik untuk menjaga kapasitansi sama, dan oleh karena itu tegangan adalah sama.
  3. Rangkaian precharge dimatikan. Karena bit-garis yang relatif lama, mereka memiliki kapasitansi yang cukup untuk mempertahankan tegangan pra-dibebankan untuk waktu yang singkat. Ini adalah contoh dari logika dinamis.
  4. Baris diinginkan itu kata-line kemudian didorong tinggi untuk menghubungkan kapasitor penyimpanan sel untuk bit line-nya. Hal ini menyebabkan transistor untuk melakukan, mentransfer biaya antara sel penyimpanan dan terhubung bit-line. Jika kapasitor sel penyimpanan yang dibuang, ini akan sangat mengurangi tegangan pada baris bit sebagai precharge yang digunakan untuk mengisi kapasitor penyimpanan. Jika sel penyimpanan daya, tegangan bit-line hanya meningkat sangat sedikit. Hal ini terjadi karena kapasitansi tinggi dari kapasitor sel penyimpanan dibandingkan dengan kapasitansi dari garis-bit, sehingga memungkinkan sel penyimpanan untuk menentukan tingkat pengisian pada baris bit.
  5. Penguat rasa yang terhubung ke bit-baris. Umpan balik positif kemudian terjadi dari lintas Koneksi inverter, dengan demikian memperkuat perbedaan tegangan kecil antara baris ganjil dan genap bit-baris kolom tertentu sampai satu baris bit sepenuhnya pada tegangan terendah dan yang lainnya adalah pada tegangan tinggi maksimum. Setelah ini terjadi, baris adalah “Open” (data sel yang diinginkan tersedia).
  6. Semua sel-sel penyimpanan di barisan Buka dirasakan secara bersamaan, dan penguat rasa output yang terkunci. Sebuah alamat kolom kemudian memilih yang latch bit untuk terhubung ke bus data eksternal. Membaca dari kolom yang berbeda pada baris yang sama dapat dilakukan tanpa baris-pembukaan penundaan karena, untuk baris Terbuka, semua data sudah merasakan dan terkunci.
  7. Saat membaca kolom dalam sebuah baris Buka terjadi, arus mengalir kembali bit-baris dari output dari amplifier akal dan pengisian kembali sel-sel penyimpanan. Ini memperkuat (yaitu “refresh”) muatan dalam sel penyimpanan dengan meningkatkan tegangan pada kapasitor penyimpanan jika dibebankan untuk memulai dengan, atau dengan menjaganya agar tetap habis jika itu kosong. Perhatikan bahwa karena panjang dari bit-garis ada delay propagasi yang cukup panjang untuk biaya yang akan ditransfer kembali ke kapasitor sel. Ini membutuhkan waktu yang signifikan melewati ujung amplifikasi akal, dan dengan demikian tumpang tindih dengan satu atau lebih kolom dibaca.
  8. Saat selesai dengan membaca semua kolom dalam baris Terbuka saat ini, kata-line dimatikan untuk melepas kapasitor penyimpanan sel (baris yang “tertutup”) dari bit-baris. Penguat rasa dimatikan, dan garis bit diisi sebelumnya lagi.

To write to memory

Untuk menyimpan data, berturut-turut yang Dibuka dan penguat rasa kolom yang diberikan itu untuk sementara terpaksa keadaan tegangan yang diinginkan tinggi atau rendah, sehingga menyebabkan bit-line untuk mengisi atau pengosongan kapasitorpenyimpanan sel untuk nilai yang diinginkan. Karena merasakan konfigurasi penguatumpan balik positif, itu akan mengadakan sedikit-line pada tegangan stabil bahkansetelah tegangan memaksa dihapus. Selama menulis ke sel tertentu, semua kolomberturut-turut dirasakan secara bersamaan seperti saat membaca, sehingga meskipunpenyimpanan sel-muatan kapasitor hanya satu kolom tersebut akan berubah, seluruh baris-refresh (ditulis kembali), seperti digambarkan pada gambar ke kanan.

Refresh rate

Biasanya, produsen menetapkan bahwa setiap baris harus memiliki penyimpanankapasitor sel refresh setiap 64 ms atau kurang, seperti yang didefinisikan oleh JEDEC(Yayasan untuk mengembangkan Standar Semiconductor) standar. Segarkan logikadisediakan dalam kontroler DRAM yang secara otomatis refresh periodik, yaitu tidak ada perangkat lunak atau perangkat keras lainnya harus melakukan itu. Hal ini membuat sirkuit logika pengawas lebih rumit, namun kelemahan ini sebanding denganfakta bahwa DRAM adalah lebih murah per sel penyimpanan dan karena setiap selpenyimpanan sangat sederhana, DRAM memiliki kapasitas jauh lebih besar perwilayah geografis dari SRAM.

Beberapa sistem menyegarkan setiap baris dalam ledakan aktivitas yang melibatkansemua baris setiap ms 64. Sistem lain me-refresh satu baris pada saat terhuyung-huyung sepanjang interval ms 64. Sebagai contoh, sistem dengan 213 = 8192 barisakan memerlukan refresh rate terhuyung-huyung dari satu baris setiap 7,8 mikrodetikyang adalah 64 ms dibagi dengan 8192 baris. A real-time beberapa sistemmenyegarkan sebagian dari memori pada waktu yang ditentukan oleh fungsi timereksternal yang mengatur operasi dari sistem lainnya, seperti blanking interval vertikal yang terjadi setiap 10-20 ms dalam peralatan video. Semua metode memerlukan beberapa jenis counter untuk melacak yang baris berikutnya adalah untuk refresh. Chip DRAM Kebanyakan memiliki counter yang. Jenis yang lebih tua memerlukan eksternallogika refresh untuk menahan meja. Dalam beberapa kondisi, sebagian besar data di DRAM dapat dipulihkan bahkan jika DRAM belum refresh selama beberapa menit.

Memory timing

Banyak parameter yang diperlukan untuk sepenuhnya menggambarkan waktu operasiDRAM. Berikut adalah beberapa contoh untuk dua nilai waktu dari DRAM asynchronous,dari lembar data yang diterbitkan pada tahun 1998:

  “50 ns” “60 ns” Description
tRC 84 ns 104 ns Random read or write cycle time (from one full /RAS cycle to another)
tRAC 50 ns 60 ns Access time: /RAS low to valid data out
tRCD 11 ns 14 ns /RAS low to /CAS low time
tRAS 50 ns 60 ns /RAS pulse width (minimum /RAS low time)
tRP 30 ns 40 ns /RAS precharge time (minimum /RAS high time)
tPC 20 ns 25 ns Page-mode read or write cycle time (/CAS to /CAS)
tAA 25 ns 30 ns Access time: Column address valid to valid data out (includes address setup time before /CAS low)
tCAC 13 ns 15 ns Access time: /CAS low to valid data out
tCAS 8 ns 10 ns /CAS low pulse width minimum

Dengan demikian, jumlah dikutip umumnya adalah / RAS waktu akses. Ini adalah waktu untuk membaca sedikit acak dari array DRAM diisi sebelumnya. Waktu untukmembaca bit tambahan dari halaman terbuka jauh lebih sedikit.

Ketika seperti RAM diakses oleh logika clock, waktu umumnya dibulatkan ke siklus clock terdekat. Misalnya, ketika diakses oleh mesin negara 100 MHz (yaitu sebuah jamns 10), DRAM 50 ns dapat melakukan baca pertama dalam lima clock cycle, dan tambahan membaca dalam halaman yang sama setiap dua siklus jam. Ini umumnya digambarkan sebagai waktu “5-2-2-2”, seperti semburan empat membaca dalam halaman yang umum.

Ketika menjelaskan memori sinkron, waktu digambarkan oleh jumlah clock cycle yang dipisahkan oleh tanda hubung. Jumlah ini mewakili tCL-tRCD-tRP-tRAS dalam kelipatan waktu siklus clock DRAM. Catatan bahwa ini adalah setengah dari kecepatan transfer data bila double data sinyal tingkat digunakan. JEDEC standar waktu PC3200adalah 3-4-4-8 dengan clock 200 MHz, sementara harga premium tinggi kinerjaPC3200 DDR DRAM DIMM dapat dioperasikan pada 2-2-2-5 waktu.

  PC-3200 (DDR-400) PC2-6400 (DDR2-800) PC3-12800 (DDR3-1600) Description
Typical Fast Typical Fast Typical Fast
cycles time cycles time cycles time cycles time cycles time cycles time
tCL 3 15 ns 2 10 ns 5 12.5 ns 4 10 ns 9 11.25 ns 8 10 ns /CAS low to valid data out (equivalent to tCAC)
tRCD 4 20 ns 2 10 ns 5 12.5 ns 4 10 ns 9 11.25 ns 8 10 ns /RAS low to /CAS low time
tRP 4 20 ns 2 10 ns 5 12.5 ns 4 10 ns 9 11.25 ns 8 10 ns /RAS precharge time (minimum precharge to active time)
tRAS 8 40 ns 5 25 ns 16 40 ns 12 30 ns 27 33.75 ns 24 30 ns Row active time (minimum active to precharge time)

Peningkatan lebih dari 11 tahun tidak terlalu signifikan. Waktu akses acak minimumtelah meningkat dari TRAC ns = 50 sampai tRCD + tCL = 22,5 ns, dan bahkan premi 20berbagai ns hanya 2,5 kali lebih baik dibandingkan dengan kasus yang khas (~ 2,22 kali lebih baik). CAS Latency telah membaik bahkan kurang, dari tCAC ns = 13-10 ns.Namun, memori DDR3 tidak mencapai bandwidth 32 kali lebih tinggi; karena pipelininginternal dan lebar jalur data, dapat menampilkan dua kata setiap ns 1,25 (1600 Mword / s), sedangkan DRAM EDO dapat output satu kata per TPC = 20 ns (50 Mword / s).

Timing abbreviations

  • tCL – CAS latency
  • tCR – Command rate
  • tPTP – precharge to precharge delay
  • tRAS – RAS active time
  • tRCD – RAS to CAS delay
  • tREF – Refresh period
  • tRFC – Row refresh cycle time
  • tRP – RAS precharge
  • tRRD – RAS to RAS delay
  • tRTP – Read to precharge delay
  • tRTR – Read to read delay
  • tRTW – Read to write delay
  • tWR – Write recovery time
  • tWTP – Write to precharge delay
  • tWTR – Write to read delay
  • tWTW – Write to write delay

Error detection and correction

Gangguan listrik atau magnet di dalam sebuah sistem komputer dapat menyebabkansedikit tunggal DRAM untuk secara spontan flip untuk negara yang berlawanan.Mayoritas satu kali (“lunak”) kesalahan dalam chip DRAM terjadi sebagai akibat dari radiasi latar belakang, terutama neutron dari sekunder sinar kosmik, yang dapatmengubah isi dari satu atau lebih sel memori atau mengganggu sirkuit yang digunakanuntuk membaca / menulis mereka. Penelitian terbaru menunjukkan bahwa peristiwa tunggal mengganggu karena radiasi kosmis telah menurun secara dramatis dengangeometri proses dan kekhawatiran sebelumnya atas tingkat kesalahan bit selmeningkat tidak berdasar.

Masalah ini dapat dikurangi dengan menggunakan bit memori berlebihan dan kontroler memori yang mengeksploitasi bit-bit, biasanya diimplementasikan dalam modulDRAM. Bit-bit tambahan yang digunakan untuk merekam paritas dan untuk memungkinkan data yang hilang yang akan direkonstruksi oleh error-correcting code (ECC). Paritas memungkinkan deteksi dari semua single-bit error (sebenarnya, setiapangka ganjil dari bit yang salah). Kesalahan-correcting paling umum kode, kodeHamming SECDED, memungkinkan satu kesalahan-bit untuk dikoreksi dan, dalam konfigurasi biasa, dengan paritas bit tambahan, double-bit kesalahan untuk dideteksi.

Sebuah ECC-mampu kontroler memori seperti yang digunakan dalam PC modernbiasanya dapat mendeteksi dan memperbaiki kesalahan dari satu bit per kesalahan64-bit “kata” (unit transfer bus), dan mendeteksi (tetapi tidak benar) dari dua bit per 64 -bit kata. Beberapa sistem juga ‘menggosok’ kesalahan, dengan menulis versi dikoreksikembali ke memori. BIOS di beberapa komputer, dan sistem operasi seperti Linux,memungkinkan menghitung kesalahan memori terdeteksi dan dikoreksi, inimemungkinkan identifikasi dan penggantian gagal modul memori.

Tes baru-baru memberi sangat beragam tingkat kesalahan dengan lebih dari 7 perintahperbedaan besarnya, mulai dari 10-10-10-17 kesalahan / bit · h, kira-kira satu bit error,per jam, per gigabyte memori untuk satu kesalahan bit, per abad, per gigabyte memori.

Packaging

Untuk alasan ekonomi, (utama) kenangan besar ditemukan di komputer pribadi,workstation, dan non-genggam game konsol (seperti PlayStation dan Xbox) biasanyaterdiri dari RAM dinamis (DRAM). Bagian lain dari komputer, seperti kenangan cache dan buffer data dalam hard disk, biasanya menggunakan RAM statis (SRAM).

General DRAM formats

Dynamic random access memory diproduksi sebagai sirkuit terpadu (IC) terikat dan dipasang ke dalam paket plastik dengan logam pin untuk koneksi ke kontrol sinyal dan bus. Dalam penggunaan awal individu DRAM IC biasanya baik dipasang langsung ke motherboard atau kartu ekspansi ISA; kemudian mereka dirakit menjadi multi-chip plug-in modul (DIMM, SIMM, dll). Beberapa jenis modul standar adalah:
Sebuah 256 kx 4 bit 20-pin DIP DRAM pada kartu memori PC awal (k = 1024), biasanya Industri Arsitektur Standar
Paket DRAM umum. Dari atas ke bawah: DIP, SIPP, SIMM (30-pin), SIMM (72-pin),DIMM (168-pin), DDR DIMM (184-pin).

  • DRAM chip (Integrated Circuit atau IC)
    • Dual in-line Package (DIP)
  • DRAM (memori) modul
    • Single In-line Pin Paket (SIPP)
    • Single In-line Memory Module (SIMM)
    • Ganda In-line Memory Module (DIMM)
    • Rambus In-line Memory Module (RIMM), secara teknis DIMMs tetapi disebut RIMMskarena Slot milik mereka.
    • DIMM garis kecil (SO-DIMM), sekitar setengah ukuran DIMMs biasa, sebagian besar digunakan dalam notebook, komputer ukuran kecil (seperti Mini-ITX Motherboard),upgradable kantor printer dan perangkat keras jaringan seperti router. Tersedia dalamversi dengan:
      • 72-pin (32-bit)
      • 144-pin (64-bit) yang digunakan untuk SDRAM
      • 200-pin (72-bit) digunakan untuk DDR SDRAM dan DDR2 SDRAM
      • 204-pin (64-bit) yang digunakan untuk DDR3 SDRAM
      • Kecil garis RIMM (SO-RIMM). Lebih kecil dari versi RIMM, yang digunakan di laptop.Teknis SO-DIMMs tetapi disebut-RIMMs karena Slot milik mereka.
  • Stacked vs. non-stacked RAM 
    • Stacked RAM modul berisi chip RAM dua atau lebih ditumpuk di atas satu sama lain.Hal ini memungkinkan modul besar akan diproduksi menggunakan wafer murahdensitas rendah. Modul chip yang ditumpuk menarik listrik lebih banyak, dan cenderung untuk menjalankan lebih panas dari modul non-ditumpuk. Modul Stacked dapat dibangunmenggunakan TSOP lebih tua atau lebih baru gaya BGA IC chip.

Common DRAM modules

  • DIP (DRAM chip, biasanya pra-cepat halaman modus DRAM (FPRAM)) 16-pin
  • Sipp 30-pin (biasanya FPRAM)
  • SIMM 30-pin (biasanya FPRAM)
  • SIMM 72-pin (data sering diperpanjang keluar DRAM (EDO DRAM) tetapi FPRAM tidak jarang)
  • DIMM 168-pin (SDRAM)
  • 184-pin DIMM (DDR SDRAM)
  • 184-pin RIMM (RDRAM) tidak tergambarkan
  • 240-pin DIMM (DDR2 SDRAM dan DDR3 SDRAM) tidak tergambarkan

Asynchronous DRAM

Ini adalah bentuk dasar dari mana semua orang lain berasal. Sebuah chip DRAMasynchronous memiliki sambungan listrik, beberapa jumlah masukan alamat (biasanya12), dan beberapa (biasanya satu atau empat) data dua arah garis. Ada empat aktif-rendah sinyal kontrol:

  • / RAS, pada Strobe Alamat Row. Masukan alamat ditangkap di tepi jatuh / RAS, dan pilih baris untuk membuka. Baris ini diadakan terbuka selama / RAS rendah.
  • / CAS, Strobe Column Address. Masukan alamat ditangkap di tepi jatuh / CAS, dan pilih kolom dari baris yang sedang terbuka untuk membaca atau menulis.
  • / KAMI, Tulis Aktifkan. Sinyal ini menentukan apakah jatuh tepi tertentu / CAS adalahmembaca (jika tinggi) atau menulis (jika rendah). Jika rendah, input data juga ditangkapdi tepi jatuh / CAS.
  • / OE, Output Enable. Ini adalah sinyal tambahan yang mengontrol output ke data I / O pin. Pin data yang didorong oleh chip DRAM jika / RAS dan / CAS rendah, / KAMItinggi, dan / OE rendah. Pada banyak aplikasi, / OE dapat secara permanen terhubungrendah (output selalu diaktifkan), tetapi dapat berguna saat menghubungkan chip memori secara paralel.

Interface ini menyediakan kontrol langsung dari waktu internal. Kapan / RAS didorongrendah, A / CAS siklus tidak harus berusaha sampai amplifier rasa telah merasakannegara memori, dan / RAS tidak harus dikembalikan tinggi sampai sel-selpenyimpanan telah segar kembali. Kapan / RAS didorong tinggi, harus terangkat tinggicukup lama bagi precharging untuk menyelesaikan.

Meskipun RAM adalah asinkron, sinyal biasanya dihasilkan oleh kontroler memoriclock, yang membatasi waktu mereka untuk kelipatan siklus clock pengawas.

RAS Only Refresh (ROR)

DRAM asynchronous klasik-refresh dengan membuka setiap baris pada gilirannya.
Siklus refresh didistribusikan di refresh interval seluruh sedemikian rupa sehingga semua baris yang segar dalam interval yang dibutuhkan. Untuk me-refresh satu barisdari array memori menggunakan / RAS Hanya Refresh, langkah-langkah berikut harus terjadi:

Alamat baris dari baris-refresh harus diterapkan pada pin alamat input.
/ RAS harus beralih dari tinggi ke rendah. / CAS harus tetap tinggi.
Pada akhir jumlah yang diperlukan waktu, / RAS harus kembali tinggi.
Hal ini dapat dilakukan dengan menyediakan alamat baris dan berdenyut / RAS rendah;tidak perlu melakukan apapun / siklus CAS. Counter eksternal diperlukan untuk iterate atas baris alamat pada gilirannya.

CAS before RAS refresh (CBR)

Untuk kenyamanan, counter dengan cepat dimasukkan ke dalam chip RAM itu sendiri.Jika / CAS baris didorong rendah sebelum / RAS (biasanya operasi ilegal), kemudianDRAM mengabaikan masukan alamat dan menggunakan counter internal untuk memilih baris untuk membuka. Hal ini dikenal sebagai / CAS-before-/RAS (CBR) refresh.
Ini menjadi bentuk standar refresh DRAM asynchronous, dan merupakan bentuk yanghanya umumnya digunakan dengan SDRAM.

Hidden refresh

Mengingat dukungan dari CAS-sebelum-RAS refresh, adalah mungkin untuk deassert /RAS sementara memegang / CAS rendah untuk mempertahankan output data. Jika /RAS kemudian menegaskan lagi, ini melakukan siklus CBR menyegarkan sedangkanoutput DRAM tetap berlaku. Karena output data tidak terganggu, ini dikenal sebagai”refresh tersembunyi”

Video DRAM (VRAM)

VRAM adalah varian dual-porting dari DRAM yang dulunya biasa digunakan untuk menyimpan frame-buffer dalam beberapa adapter grafis.

Window DRAM (WRAM)

WRAM adalah varian dari VRAM yang pernah digunakan dalam adapter grafis sepertiMillenium Matrox dan ATI Pro 3D Rage. WRAM dirancang untuk melakukan lebih baikdan biaya kurang dari VRAM. WRAM ditawarkan dengan bandwidth 25% lebih besar dari VRAM dan dipercepat operasi grafis umum digunakan seperti menggambar teks dan blok mengisi.

Burst EDO DRAM (BEDO DRAM)

Evolusi dari EDO DRAM, Burst EDO DRAM, dapat memproses empat alamat memori dalam satu ledakan, untuk maksimal 5-1-1-1, penghematan tiga jam tambahan atasmemori EDO secara optimal dirancang. Hal itu dilakukan dengan menambahkancounter alamat pada chip untuk melacak alamat berikutnya. BEDO juga menambahkantahap pipelined yang memungkinkan halaman-akses siklus dibagi menjadi dua komponen. Selama operasi memori-baca, komponen pertama mengakses data dariarray memori ke tingkat keluaran (latch detik). Komponen kedua mengemudikan busdata dari latch ini pada tingkat logika yang sesuai. Karena hal ini sudah dalam output buffer, waktu akses lebih cepat dicapai (sampai 50% untuk blok data yang besar) dibandingkan dengan EDO tradisional.

Meskipun BEDO DRAM menunjukkan optimasi tambahan atas EDO, pada saat itu tersedia pasar telah melakukan investasi yang signifikan terhadap DRAM sinkron, atau SDRAM. Meskipun BEDO RAM lebih unggul dalam beberapa hal SDRAM, teknologiyang terakhir cepat mengungsi BEDO.

Multibank DRAM (MDRAM)

Multibank DRAM menerapkan teknik interleaving untuk memori utama ke tingkat keduacache memory untuk memberikan alternatif yang lebih murah dan lebih cepat untukSRAM. Chip membagi kapasitas memori menjadi blok-blok kecil dari 256 MB dan memungkinkan operasi untuk dua bank yang berbeda dalam satu siklus clock tunggal.

Memori ini terutama digunakan dalam kartu grafis dengan Tseng Labs ET6x00 chipset,dan dibuat oleh MoSys. Board sesuai dengan chipset ini sering digunakan ukurankonfigurasi RAM yang tidak biasa 2,25 MB, karena kemampuan MDRAM untukdiimplementasikan dalam berbagai ukuran lebih mudah. Ini ukuran 2,25 MBdiperbolehkan warna 24-bit pada resolusi 1024, 768 × pengaturan tampilan yang sangat populer dalam waktu kartu.

Synchronous graphics RAM (SGRAM)

SGRAM adalah bentuk khusus dari SDRAM untuk adapter grafis. Ia menambahkanfungsi seperti masking bit (menulis ke pesawat bit tertentu tanpa mempengaruhi orang lain) dan menulis blok (mengisi blok memori dengan warna tunggal). Tidak sepertiVRAM dan WRAM, SGRAM adalah single-porting. Namun, dapat membuka duahalaman memori sekaligus, yang mensimulasikan sifat dual-port teknologi VRAMlainnya.

Synchronous dynamic RAM (SDRAM)

SDRAM signifikan merevisi antarmuka memori asynchronous, menambahkan jam (dan jam diaktifkan) line. Semua sinyal lain yang diterima di tepi terbit jam.

The / RAS dan / CAS input tidak lagi bertindak sebagai lampunya, tetapi sebaliknya,bersama dengan / KAMI, bagian dari perintah 3-bit:

SDRAM Command summary
/CS /RAS /CAS /WE Address Command
H x x x x Command inhibit (No operation)
L H H H x No operation
L H H L x Burst Terminate: stop a read or write burst in progress
L H L H column Read from currently active row
L H L L column Write to currently active row
L L H H row Activate a row for read and write
L L H L x Precharge (deactivate) the current row
L L L H x Auto refresh: Refresh one row of each bank, using an internal counter
L L L L mode Load mode register: Address bus specifies DRAM operation mode.

Fungsi / OE garis yang diperpanjang menjadi per-byte sinyal “DQM”, yang mengontrolinput data (menulis) selain data output (dibaca). Hal ini memungkinkan chip DRAM untuk bisa lebih besar dari 8 bit sementara masih mendukung byte-granularity menulis.

Banyak parameter waktu tetap berada di bawah kontrol dari kontroler DRAM. Misalnya,waktu minimum harus berlalu antara berturut-turut yang diaktifkan dan membaca atau menulis perintah. Salah satu parameter penting harus diprogram ke dalam chipSDRAM itu sendiri, yaitu CAS latency. Ini adalah jumlah jam siklus diperbolehkan untuk operasi internal antara perintah membaca dan kata data pertama muncul pada bus data. Modus “Beban mendaftar” Perintah ini digunakan untuk mentransfer nilai ini ke chip SDRAM. Parameter dapat dikonfigurasi lainnya termasuk panjang membaca dan menulis semburan, yaitu jumlah kata ditransfer per membaca atau menulis perintah.

Perubahan yang paling signifikan, dan alasan utama yang telah menggantikan SDRAMRAM asynchronous, adalah dukungan untuk beberapa bank internal yang di dalam chipDRAM. Menggunakan beberapa bit “alamat bank” yang menemani setiap perintah, bank kedua dapat diaktifkan dan mulai membaca data sementara membaca dari bank pertama sedang berlangsung. Oleh bank bolak, perangkat SDRAM dapat menyimpandata bus terus sibuk, dengan cara yang DRAM asynchronous tidak bisa.

Single data rate (SDR)

Tunggal data rate SDRAM (kadang dikenal sebagai SDR) adalah bentuk dari DRAMsinkron.

Double data rate (DDR)

Double data rate SDRAM (DDR) adalah perkembangan selanjutnya dari SDRAM, yang digunakan dalam awal memori PC pada tahun 2000. Versi berikutnya diberi nomorberurutan (DDR2, DDR3, dll). DDR SDRAM internal melakukan double-lebar aksespada clock rate, dan menggunakan antarmuka kecepatan data ganda untuk mentransfersatu setengah pada setiap jam tepi. DDR2 dan DDR3 meningkatkan faktor ini untuk 4 ×8 × dan masing-masing, memberikan semburan 4-kata dan 8-kata lebih dari 2 dan 4 jam siklus, masing-masing. Tingkat akses internal adalah sebagian besar tidak berubah(200 juta per detik untuk DDR-400, DDR2-800 dan DDR3-1600 memori), tetapi aksessetiap transfer data lebih banyak.

Pseudostatic RAM (PSRAM)

PSRAM atau PSDRAM adalah RAM dinamis dengan built-in refresh dan alamat-kontrolsirkuit untuk membuatnya berperilaku sama seperti RAM statis (SRAM). Ini menggabungkan kepadatan tinggi dari DRAM dengan kemudahan penggunaan SRAMbenar. PSRAM (dibuat oleh Numonyx) digunakan di iPhone Apple dan embedded system lainnya.

Beberapa komponen DRAM memiliki “self-refresh mode”. Meskipun hal ini melibatkanbanyak logika yang sama yang diperlukan untuk pseudo-statis operasi, modus ini sering setara dengan modus siaga. Hal ini disediakan terutama untuk memungkinkansistem untuk menangguhkan pengoperasian kontroler DRAM untuk menghemat dayatanpa kehilangan data yang tersimpan dalam DRAM, belum memungkinkan operasitanpa kontroler DRAM terpisah seperti halnya dengan PSRAM.

Sebuah varian tertanam PSRAM dijual oleh MoSys dengan nama 1T-SRAM. Secara teknis DRAM, tetapi berperilaku seperti SRAM. Hal ini digunakan di NintendoGamecube dan konsol Wii.

 

Reduced Latency DRAM (RLDRAM)

Mengurangi Latency DRAM adalah kinerja dua tinggi data rate (DDR) SDRAM yang menggabungkan akses cepat dan acak dengan bandwidth yang tinggi, terutama ditujukan untuk jaringan dan aplikasi caching.

1T DRAM

Tidak seperti semua varian lain yang dijelaskan dalam bagian artikel ini, 1T DRAM adalah cara yang berbeda untuk membangun sel DRAM sedikit dasar. 1T DRAM adalah “capacitorless” sedikit sel desain yang menyimpan data dalam kapasitor tubuh parasit yang merupakan bagian inheren dari silikon pada insulator (SOI) transistor. Menganggudalam desain logika, ini efek tubuh mengambang dapat digunakan untuk penyimpanan data. Meskipun refresh masih diperlukan, kali dibaca non-destruktif; muatan yang tersimpan menyebabkan pergeseran terdeteksi dalam tegangan ambang transistor.

Ada beberapa jenis memori DRAM 1T: dikomersialisasikan Z-RAM dari Silicon Inovatif,yang TTRAM dari Renesas dan A-RAM dari UGR / konsorsium CNRS. Versi lebih cepatdari DRAM 1T kadang-kadang disebut 1T-SRAM.
Para one-transistor/one-capacitor klasik (1T/1C) sel DRAM juga kadang-kadang disebut sebagai “DRAM 1T”.

Security

Meskipun memori dinamis hanya ditentukan dan dijamin untuk mempertahankan isinyadengan daya dan refresh setiap 64 ms, kapasitor memori sel sering mempertahankannilai-nilai mereka untuk secara signifikan lebih lama, terutama pada temperatures.Underrendah beberapa kondisi sebagian besar data di DRAM dapat pulih meskipun belum refresh selama beberapa menit.

Properti ini dapat digunakan untuk menghindari keamanan dan memulihkan data yang disimpan dalam memori dan diasumsikan hancur pada daya-turun dengan cepat me-reboot komputer dan membuang isi dari RAM, atau dengan mendinginkan chip danmentransfernya ke komputer yang berbeda. Serangan seperti itu telah didemonstrasikanuntuk menghindari sistem enkripsi disk yang populer, seperti open source TrueCrypt, BitLocker Drive Encryption Microsoft, dan jenis FileVault.This Apple serangan terhadapsebuah komputer sering disebut serangan boot dingin.

 
ARTIKEL TERKAIT

One Response to DRAM

  1. Ping-balik: RAM « repsolhondahrc

Tinggalkan Balasan

Isikan data di bawah atau klik salah satu ikon untuk log in:

Logo WordPress.com

You are commenting using your WordPress.com account. Logout / Ubah )

Gambar Twitter

You are commenting using your Twitter account. Logout / Ubah )

Foto Facebook

You are commenting using your Facebook account. Logout / Ubah )

Foto Google+

You are commenting using your Google+ account. Logout / Ubah )

Connecting to %s

%d blogger menyukai ini: