Synchronous DRAM


Synchronous dynamic random access memory (SDRAM) adalah dinamis random access memory (DRAM) yang disinkronkan dengan bus sistem. Klasik DRAM memiliki antarmuka asynchronous, yang berarti bahwa itu merespon secepat mungkin terhadap perubahan input kontrol. SDRAM memiliki antarmuka sinkron, artinya menunggu sinyaljam sebelum menanggapi mengontrol input dan karena itu disinkronkan dengan sistem bus komputer. Jam digunakan untuk menggerakkan mesin negara yang terbatasinternal yang pipa perintah masuk. Hal ini memungkinkan chip memiliki pola yang lebihkompleks daripada operasi asynchronous DRAM, memungkinkan kecepatan yang lebih tinggi.

Pipelining berarti bahwa chip dapat menerima perintah baru sebelum selesai memproses yang sebelumnya. Dalam menulis pipelined, perintah menulis dapat segeradiikuti dengan perintah lain, tanpa menunggu data yang akan ditulis ke array memori.Dalam membaca pipelined, data yang diminta muncul setelah sejumlah tetap siklus jamsetelah perintah membaca (latency), siklus jam selama perintah tambahan dapat dikirim. (Penundaan ini disebut latency dan merupakan parameter kinerja penting untuk dipertimbangkan saat membeli SDRAM untuk komputer.)

SDRAM banyak digunakan dalam komputer, dari SDRAM asli, generasi selanjutnya dari DDR (atau DDR1) dan kemudian DDR2 dan DDR3 telah memasuki pasar massal,dengan DDR4 saat ini sedang dirancang dan diantisipasi akan tersedia pada tahun 2015.

SDRAM history

Meskipun konsep DRAM sinkron telah dikenal setidaknya sejak 1970-an dandigunakan dengan prosesor Intel awal, itu hanya pada tahun 1993 bahwa SDRAM mulaijalan untuk penerimaan universal dalam industri elektronik. Pada tahun 1993, Samsung memperkenalkan KM48SL2000 DRAM sinkron, dan pada tahun 2000, SDRAMmenggantikan hampir semua jenis lain dari DRAM di komputer modern, karena kinerjayang lebih besar.

SDRAM latency tidak inheren lebih rendah (lebih cepat) dari DRAM asynchronous.Memang, awal SDRAM agak lebih lambat dari ledakan kontemporer EDO DRAMkarena logika tambahan. Manfaat dari SDRAM buffering internal berasal darikemampuannya untuk interleave operasi ke beberapa bank memori, sehingga meningkatkan bandwidth efektif.

Hari ini, hampir semua SDRAM diproduksi sesuai dengan standar yang ditetapkan oleh JEDEC, sebuah asosiasi industri elektronik yang mengadopsi standar terbuka untuk memfasilitasi interoperabilitas komponen elektronik. JEDEC resmi menetapkanstandar SDRAM pertama pada tahun 1993 dan kemudian diadopsi standar lainnyaSDRAM, termasuk untuk DDR, DDR2 dan DDR3 SDRAM.

SDRAM juga tersedia dalam varietas terdaftar, untuk sistem yang membutuhkanskalabilitas yang lebih besar seperti server dan workstation.

Pada 2007, 168-pin SDRAM DIMM tidak digunakan dalam sistem PC baru, dan184-pin DDR memori telah sebagian besar digantikan. DDR2 SDRAM adalah jenis yang paling umum digunakan dengan PC baru, dan motherboard DDR3 dan memoritersedia secara luas, dan lebih murah dibandingkan yang masih populer produk DDR2.

Hari ini, produsen terbesar di dunia SDRAM antara lain: Samsung Electronics, Panasonic, Micron Technology, dan Hynix.

SDRAM timing

Ada batas beberapa kinerja DRAM. Kebanyakan dicatat adalah waktu siklusmembaca, waktu antara operasi baca berurutan ke baris terbuka. Kali ini menurun dari10 ns untuk 100 MHz SDRAM sampai 5 ns untuk DDR-400, tetapi tetap relatif tidak berubah melalui DDR2-800 dan DDR3-1600 generasi. Namun, dengan mengoperasikan sirkuit antarmuka pada kelipatan yang semakin tinggi dari tingkatmembaca fundamental, bandwidth yang dicapai telah meningkat pesat.

Batas lain adalah CAS latency, waktu antara memasok alamat kolom dan menerimadata yang sesuai. Sekali lagi, ini tetap relatif konstan pada 10-15 ns melalui beberapa generasi terakhir DDR SDRAM.

Dalam operasi, CAS latency adalah jumlah tertentu clock cycle diprogram ke registermode SDRAM dan diharapkan oleh pengontrol DRAM. Nilai apapun dapat diprogram, tetapi SDRAM tidak akan beroperasi dengan benar jika terlalu rendah. Pada tingkat clock yang lebih tinggi, CAS latency berguna dalam siklus clock secara alamimeningkat. 10-15 ns adalah 2-3 siklus (CL2-3) dari jam 200 MHz DDR-400 SDRAM,CL4-6 untuk DDR2-800, dan CL8-12 untuk DDR3-1600. Siklus jam lebih lambat secara alamiah akan memungkinkan angka yang lebih rendah siklus CAS latency.

Modul SDRAM memiliki spesifikasi waktu mereka sendiri, yang mungkin lebih lambatdibandingkan dengan chip pada modul. Ketika 100 MHz SDRAM chip pertama kali muncul, beberapa produsen menjual “100 MHz” modul yang tidak bisa dipercaya yangberoperasi pada clock rate. Sebagai tanggapan, Intel menerbitkan standar PC100, yang menguraikan persyaratan dan pedoman untuk memproduksi modul memori yang dapat beroperasi dengan andal pada 100 MHz. Standar ini secara luas berpengaruh,dan istilah “PC100” cepat menjadi pengenal umum untuk 100 MHz SDRAM modul, dan modul sekarang umum yang ditunjuk dengan “PC”-diawali angka (PC66, PC100 atauPC133 – meskipun arti sebenarnya dari nomor memiliki diubah).

SDR SDRAM

Awalnya hanya dikenal sebagai SDRAM, single data rate SDRAM dapat menerima satu perintah dan mentransfer satu kata data per clock cycle. Frekuensi clock yang tipikal adalah 100 dan 133 MHz. Chips dibuat dengan berbagai ukuran data bus (paling sering4, 8 atau 16 bit), tapi chip umumnya dirakit menjadi 168-pin DIMM yang membaca atau menulis 64 (non-ECC) atau 72 (ECC) bit pada satu waktu .

Penggunaan data bus adalah rumit dan dengan demikian memerlukan sirkuit pengontrolDRAM kompleks. Hal ini karena data ditulis ke DRAM harus disajikan dalam siklussama dengan perintah menulis, tapi membaca menghasilkan output 2 atau 3 siklussetelah perintah membaca. Kontroler DRAM harus memastikan bahwa data bus tidak pernah diperlukan untuk membaca dan menulis pada waktu yang sama.
Khas SDR SDRAM clock rate adalah 66, 100, dan 133 MHz (periode 15, 10, dan 7,5ns). Jam kecepatan hingga 150 MHz yang tersedia untuk penggemar kinerja.

SDRAM control signals

Semua perintah dihitung relatif terhadap tepi naik dari sinyal clock. Selain jam, ada sinyal kontrol 6, rendah sebagian besar aktif, yang adalah sampel di tepi naik dari jam:

Jam CKE Aktifkan. Ketika sinyal ini adalah rendah, chip berperilaku seolah-olah waktu telah berhenti. Tidak ada perintah diinterpretasikan dan perintah latency kali tidak berlalu. Keadaan saluran kontrol lain tidak relevan. Pengaruh sinyal ini sebenarnya tertunda oleh satu siklus clock. Artinya, siklus clock saat ini berlangsung seperti biasa, tapi siklus jam berikut diabaikan, kecuali untuk menguji masukan CKE lagi. Operasi normal kembali pada tepi naik dari jam setelah yang mana CKE sampel tinggi.
Dengan kata lain, semua operasi chip lainnya dihitung relatif terhadap tepi naik dari jam bertopeng. Jam bertopeng adalah logika AND dari input jam dan keadaan sinyal CKE selama tepi terbit sebelumnya input jam.
/ Chip CS Pilih. Ketika sinyal ini tinggi, chip mengabaikan semua input lainnya (kecuali CKE), dan bertindak seolah-olah perintah NOP diterima.
DQM data Mask. (Surat Q muncul karena, mengikuti konvensi logika digital, jalur data yang dikenal sebagai garis “DQ”.) Ketika tinggi, sinyal-sinyal menekan data I / O.Ketika mendampingi menulis data, data tidak sebenarnya ditulis untuk DRAM. Ketika menegaskan tinggi dua siklus sebelum proses pembacaan, data dibaca tidak output dari chip. Ada satu DQM baris per 8 bit pada chip memori x16 atau DIMM.
/ RAS Row Address Strobe. Tak seperti namanya, ini bukan strobo, melainkan hanya sedikit perintah. Seiring dengan / CAS dan / KAMI, ini memilih salah satu dari 8 perintah.
/ CAS Column Address Strobe. Tak seperti namanya, ini bukan strobo, melainkan hanya sedikit perintah. Seiring dengan / RAS dan / KAMI, ini memilih salah satu dari 8 perintah.
/ KAMI Menulis aktifkan. Seiring dengan / RAS dan / CAS, ini memilih salah satu dari 8 perintah. Ini biasanya membedakan read-seperti perintah dari menulis seperti perintah.
Perangkat SDRAM secara internal dibagi menjadi 2 atau 4 bank mandiri data internal.Satu atau dua masukan alamat bank (ba0 dan BA1) pilih bank mana perintah diarahkan.

Banyak perintah juga menggunakan alamat disajikan pada pin alamat input. Beberapa perintah yang baik tidak menggunakan alamat, atau menyajikan sebuah alamat kolom, juga menggunakan A10 untuk memilih varian.

jangan lupa juga gan,instal ini di komputer agan supaya bermanfaat sekaligus dapat dolar.jangan lupa daftar dulu ea:)

instal gomez di komputer anda dapatkan $45 setiap bulannya

Perintah dipahami adalah sebagai berikut:

/CS /RAS /CAS /WE BAn A10 An Command
H x x x x x x Command inhibit (No operation)
L H H H x x x No operation
L H H L x x x Burst Terminate: stop a burst read or burst write in progress.
L H L H bank L column Read: Read a burst of data from the currently active row.
L H L H bank H column Read with auto precharge: As above, and precharge (close row) when done.
L H L L bank L column Write: Write a burst of data to the currently active row.
L H L L bank H column Write with auto precharge: As above, and precharge (close row) when done.
L L H H bank row Active (activate): open a row for Read and Write commands.
L L H L bank L x Precharge: Deactivate current row of selected bank.
L L H L x H x Precharge all: Deactivate current row of all banks.
L L L H x x x Auto refresh: Refresh one row of each bank, using an internal counter. All banks must be precharged.
L L L L 0 0 mode Load mode register: A0 through A9 are loaded to configure the DRAM chip.
The most significant settings are CAS latency (2 or 3 cycles) and burst length (1, 2, 4 or 8 cycles)

aPara DDRx berbagai SDRAM standar menggunakan dasarnya perintah yang sama, dengan tambahan kecil. Register modus Tambahan dibedakan menggunakan bit Bankalamat, dan sedikit bank ketiga alamat ditambahkan.

SDRAM operation

Sebuah 512 MB SDRAM DIMM (yang berisi 512 MiB = 512 × 220 bytes = 536.870.912 byte persis) dapat dibuat dari 8 atau 9 chip SDRAM, masing-masing berisi 512 Mbit penyimpanan, dan masing-masing berkontribusi 8 bit dengan 64 DIMM – atau 72 -bit lebar. Sebuah khas 512 Mbit SDRAM internal chip yang mengandung 4 bank mandiri Mbyte memori 16. Setiap bank adalah array dari 8.192 baris 16.384 bit masing-masing. Sebuah bank adalah baik menganggur, aktif, atau berubah dari satu ke yang lain.

Perintah Aktif mengaktifkan sebuah bank menganggur. Ini menyajikan alamat 2-bit bank (ba0 BA1) dan 13-bit alamat baris (A0 A12), dan menyebabkan membaca dari baris itu ke dalam array bank dari semua 16.384 amplifier kolom akal. Hal ini juga dikenal sebagai “membuka” baris. Operasi ini memiliki efek samping menyegarkan dinamis (kapasitif) sel memori penyimpanan baris itu.

Setelah baris telah diaktifkan atau “membuka”, Membaca dan Menulis perintah yang mungkin untuk baris itu. Aktivasi membutuhkan jumlah waktu minimum, yang disebut penundaan baris ke kolom, atau tRCD sebelum membaca atau menulis untuk itu mungkin terjadi. Kali ini, dibulatkan ke kelipatan berikutnya dari periode jam, menentukan jumlah minimum menunggu siklus antara perintah aktif, dan Membaca atau Menulis perintah. Selama siklus tunggu, perintah tambahan dapat dikirim ke bank lain, karena masing-masing bank beroperasi sepenuhnya secara independen.

Kedua Membaca dan Menulis perintah memerlukan alamat kolom. Karena setiap chip mengakses 8 bit data pada satu waktu, ada 2048 kolom mungkin alamat sehingga membutuhkan baris alamat hanya 11 (A0 A9, A11).

Bila perintah Baca dikeluarkan, SDRAM akan menghasilkan data output yang sesuai di garis DQ pada waktunya untuk tepi naik dari jam 2 atau 3 siklus jam kemudian (tergantung pada CAS latency dikonfigurasi). Kata-kata berikutnya meledak akan diproduksi dalam waktu untuk berikutnya jam tepi meningkat.

Perintah Tulis disertai dengan data yang akan ditulis didorong ke garis DQ selama jam tepi yang sama meningkat. Adalah tugas dari kontroler memori untuk memastikan bahwa SDRAM tidak mengemudi membaca data di ke garis DQ pada saat yang sama bahwa perlu untuk mendorong menulis data ke garis itu. Hal ini dapat dilakukan dengan menunggu sampai ledakan membaca selesai, dengan mengakhiri ledakan membaca, atau dengan menggunakan garis kontrol DQM.

Ketika kontroler memori kebutuhan untuk mengakses baris yang berbeda, pertama kali harus kembali amplifier arti bahwa bank ke keadaan idle, siap untuk merasakan baris berikutnya. Hal ini dikenal sebagai operasi “precharge”, atau “penutupan” baris.Precharge mungkin diperintahkan secara eksplisit, atau dapat dilakukan secara otomatis pada akhir membaca atau menulis operasi. Sekali lagi, ada waktu minimum, baris precharge delay, TRP, yang harus dilalui sebelum bank yang sepenuhnya menganggur dan mungkin menerima perintah lain aktifkan.

Meskipun menyegarkan berturut-turut adalah efek samping yang otomatis mengaktifkannya, ada waktu minimum untuk hal ini terjadi, yang membutuhkan akses baris penundaan waktu minimum antara perintah tRAS Aktif membuka berturut-turut, dan perintah precharge sesuai menutupnya. Batas ini biasanya diinginkan dikerdilkan oleh membaca dan menulis perintah untuk baris, sehingga nilainya memiliki pengaruh yang kecil pada kinerja khas.

Command interactions

Perintah operasi tidak selalu diizinkan. 
Modus beban perintah mendaftar mengharuskan semua bank menganggur, dan penundaan sesudahnya agar perubahan diterapkan. 
Perintah auto refresh juga mensyaratkan bahwa semua bank menganggur, dan mengambil tRFC menyegarkan siklus waktu untuk kembali chip untuk keadaan idle.(Kali ini biasanya sama dengan tRCD + tRP.) 

Perintah lain yang hanya diizinkan pada sebuah bank menganggur adalah perintah aktif. Ini membutuhkan, seperti yang disebutkan di atas, tRCD sebelum baris terbuka penuh dan dapat menerima perintah membaca dan menulis. 
Bila bank terbuka, ada empat perintah diizinkan: membaca, menulis, meledak mengakhiri, dan precharge. Membaca dan menulis perintah mulai semburan, yang dapat terganggu oleh perintah berikut.

Interrupting a read burst

Sebuah membaca, meledak mengakhiri, atau perintah precharge dapat diterbitkansetiap saat setelah perintah membaca, dan akan mengganggu membaca meledaksetelah CAS latency dikonfigurasi. Jadi jika sebuah perintah membaca dikeluarkanpada siklus 0, perintah lain membaca dikeluarkan pada siklus 2, dan CAS latencyadalah 3, maka perintah membaca pertama akan mulai meledak data yang keluarselama siklus 3 dan 4, maka hasil dari membaca kedua perintah akan muncul dimulai dengan siklus 5.

Jika perintah yang dikeluarkan pada siklus 2 yang meledak mengakhiri, atau prechargebank aktif, maka tidak ada output akan dihasilkan selama siklus 5.

Meskipun membaca mengganggu mungkin ke bank aktif, perintah precharge hanya akan mengganggu membaca meledak jika ingin bank yang sama atau semua bank;perintah precharge ke bank yang berbeda tidak akan mengganggu ledakan dibaca.

Untuk menghentikan ledakan dibaca oleh sebuah perintah tulis adalah mungkin, tapilebih sulit. Hal ini dapat dilakukan, jika sinyal DQM digunakan untuk menekan output dari SDRAM sehingga kontroler memori dapat mendorong data melalui garis DQ untukSDRAM pada waktunya untuk menulis operasi. Karena efek dari DQM pada data readditunda dalam 2 siklus, tetapi efek DQM pada data yang langsung menulis, DQM harus dinaikkan (untuk menutupi data baca) dimulai setidaknya dua siklus sebelum menulis perintah, tetapi harus diturunkan untuk siklus dari perintah menulis (dengan asumsi Anda ingin perintah untuk menulis berpengaruh).

Melakukan hal ini hanya dalam dua siklus jam membutuhkan koordinasi yang cermatantara waktu SDRAM dibutuhkan untuk mematikan output di tepi jam dan waktu dataharus diberikan sebagai masukan untuk SDRAM untuk menulis di tepi jam berikut. Jikafrekuensi clock yang terlalu tinggi untuk memberikan waktu yang cukup, tiga siklusmungkin diperlukan.

Jika perintah membaca mencakup auto-precharge, precharge dimulai siklus sama dengan perintah menyela.

SDRAM burst ordering

Sebuah mikroprosesor modern dengan cache umumnya akan mengakses memori dalam satuan baris cache. Untuk mentransfer baris cache 64-byte membutuhkan 8 akses berturut-turut untuk DIMM 64-bit, yang semuanya dapat dipicu oleh tunggal membaca atau menulis perintah dengan mengkonfigurasi chip SDRAM, menggunakan register mode, untuk melakukan 8-kata semburan.

Sebuah baris cache mengambil biasanya dipicu oleh dibaca dari alamat tertentu, dan SDRAM memungkinkan “kata kritis” dari baris cache yang akan ditransfer pertama.(“Firman” di sini mengacu pada lebar chip SDRAM atau DIMM, yang adalah 64 bit untuk DIMM khas.) Chip SDRAM mendukung dua konvensi yang mungkin untuk memesan dari kata-kata yang tersisa di baris cache.

Semburan selalu mengakses blok sejajar kata-kata berturut-turut BL dimulai pada kelipatan dari BL. Jadi, misalnya, sebuah 4-kata pecah akses ke alamat kolom 4-7 akan kembali kata-kata 4 7. Pemesanan, bagaimanapun, tergantung pada alamat yang diminta, dan opsi burst jenis dikonfigurasi: berurutan atau disisipkan. Biasanya, kontroler memori akan memerlukan satu atau yang lain.

Ketika panjang burst 1 atau 2, jenis ledakan tidak masalah. Untuk jangka ledakan 1, kata yang diminta adalah satu-satunya kata diakses. Untuk jangka ledakan 2, kata meminta diakses pertama, dan kata lain di blok selaras diakses kedua. Ini adalah kata berikut jika alamat bahkan telah ditentukan, dan kata sebelumnya jika alamat aneh ditentukan.

Untuk burst mode sekuensial, kemudian kata-kata yang diakses agar alamat meningkat, membungkus kembali ke awal blok ketika akhirnya tercapai. Jadi, misalnya, untuk jangka ledakan 4, dan alamat kolom yang diminta dari 5, kata-kata akan diakses dalam urutan 5-6-7-4. Jika panjang meledak adalah 8, urutan akses akan 5-6-7-0-1-2-3-4. Hal ini dilakukan dengan menambahkan counter untuk alamat kolom, dan mengabaikan karies masa lalu panjang meledak.

Modus burst interleaved menghitung alamat menggunakan operasi eksklusif atau antara counter dan alamat. Menggunakan alamat awal yang sama 5, ledakan 4-kata akan kembali kata-kata dalam urutan 5-4-7-6. Sebuah ledakan 8-kata akan menjadi 5-4-7-6-1-0-3-2. Meskipun lebih membingungkan bagi manusia, hal ini dapat lebih mudah untuk mengimplementasikan dalam perangkat keras, dan lebih disukai oleh mikroprosesor Intel.

Jika alamat kolom yang diminta pada awal blok, baik mode burst kembali data dalam urutan sekuensial yang sama 0-1-2-3-4-5-6-7. Perbedaannya hanya penting jika mengambil garis cache dari memori kritis-kata pertama ketertiban.

SDRAM mode register

Tunggal data rate SDRAM memiliki register 10-bit single mode dapat diprogram.Kemudian double-data-rate SDRAM standar menambahkan register modus tambahan,ditangani dengan menggunakan pin Bank alamat. Untuk SDR SDRAM, pin alamat bank dan jalur alamat A10 dan di atas diabaikan, tetapi harus nol selama mode registermenulis.

Bit-bit adalah M9 melalui M0, disajikan pada baris alamat A9 melalui A0 selama siklusmodus beban mendaftar.

  • M9: Menulis burst mode. Jika 0, menulis menggunakan panjang ledakan membaca danmode. Jika 1, semua menulis non-burst (satu lokasi).
  • M8, M7: Modus Operasi. Dilindungi, dan harus 00.
  • M6, M5, M4: CAS latency. Umumnya hanya 010 (CL2) dan 011 (CL3) adalah legal.Menentukan jumlah siklus antara perintah membaca dan output data dari chip. Chip inimemiliki batas mendasar pada nilai ini dalam nanodetik; selama inisialisasi, memory controller harus menggunakan pengetahuannya tentang frekuensi clock untuk menerjemahkan batas itu menjadi siklus.
  • M3: ketik Burst. 0 – permintaan meledak berurutan pemesanan, sedangkan 1permintaan interleaved meledak pemesanan.
  • M2, M1, M0: panjang Burst. Nilai dari 000,, 001 010 dan 011 menentukan ukuranmeledak kata-kata 1, 2, 4 atau 8, masing-masing. Setiap membaca (dan menulis, jikaM9 adalah 0) akan melakukan akses yang banyak, kecuali terganggu oleh berhentimeledak atau perintah lainnya. Nilai 111 menyebutkan ledakan penuh baris. Ledakanakan terus sampai terganggu. Full-baris semburan hanya diizinkan dengan jenisledakan berurutan.

Belakangan (double data rate) standar SDRAM menggunakan bit modus mendaftarlebih, dan memberi register tambahan modus diperpanjang. Jumlah register yang dikodekan pada pin alamat bank yang selama siklus modus beban mendaftar. Sebagai contoh, DDR2 SDRAM memiliki register 13-bit mode, sebuah EMR1 13-bit, danmenggunakan 5 bit dalam EMR2.

Auto refresh

Hal ini dimungkinkan untuk menyegarkan chip RAM dengan membuka dan menutup(mengaktifkan dan precharging) setiap baris di masing-masing bank. Namun, untukmenyederhanakan controller memori, chip SDRAM mendukung “auto refresh” perintah, yang melakukan operasi ini untuk satu baris dalam setiap bank secara bersamaan.SDRAM juga mempertahankan kontra internal, yang iterates atas semua baris mungkin.Memory controller hanya harus mengeluarkan cukup banyak auto refresh perintah (satuper baris, 4096 dalam contoh kita telah menggunakan) setiap interval refresh (tREF = 64ms adalah nilai umum). Semua bank harus menganggur (tertutup, diisi sebelumnya) ketika perintah ini dikeluarkan.

Low power modes

Seperti disebutkan, jam memungkinkan (CKE) input dapat digunakan untuk secara efektif menghentikan jam ke SDRAM. Input CKE sampel setiap sisi kenaikan pada jam,dan jika rendah, tepi terbit berikut dari jam diabaikan untuk semua tujuan selainmemeriksa CKE. Selama CKE rendah, diperbolehkan untuk mengubah clock rate, atau bahkan menghentikan jam seluruhnya.

Jika CKE diturunkan sedangkan SDRAM melakukan operasi, itu hanya “membeku” di tempat sampai CKE dinaikkan lagi.

Jika SDRAM idle (semua bank diisi sebelumnya, tidak ada perintah dalam kemajuan) ketika CKE diturunkan, SDRAM otomatis masuk power-down mode, daya minimalmemakan sampai CKE dinaikkan lagi. Ini tidak harus berlangsung lebih lama dari tREFinterval maksimum refresh, atau isi memori mungkin hilang. Itu legal untuk menghentikan jam sekali selama ini untuk menghemat energi tambahan.

Akhirnya, jika CKE diturunkan pada saat yang sama sebagai perintah auto-refreshdikirim ke SDRAM, SDRAM memasuki diri-refresh mode. Ini seperti mematikan, tetapiSDRAM menggunakan timer on-chip untuk menghasilkan siklus internal yangmenyegarkan yang diperlukan. Jam dapat dihentikan selama ini. Sedangkan diri-refresh modus mengkonsumsi daya sedikit lebih dari kekuatan-down mode,memungkinkan memory controller akan dinonaktifkan sepenuhnya, yang biasanya lebih dari membuat perbedaan.

SDRAM dirancang untuk perangkat bertenaga baterai menawarkan beberapa hemat daya opsi tambahan. Salah satunya adalah suhu yang bergantung menyegarkan, sebuah sensor suhu on-chip mengurangi refresh rate pada suhu yang lebih rendah,daripada selalu menjalankannya pada tingkat terburuk. Lain adalah menyegarkanselektif, yang membatasi diri refresh untuk sebagian dari array DRAM. Fraksi yangsegar dikonfigurasi menggunakan daftar modus diperpanjang. Yang ketiga,dilaksanakan di Mobile DDR (LPDDR) dan LPDDR2 adalah “kekuatan dalam hati” mode, yang membatalkan memori dan membutuhkan reinitialization penuh untuk keluar dari. Ini diaktifkan dengan mengirimkan “meledak menghentikan” perintah sambil menurunkan CKE.

Generations of SDRAM

SDR SDRAM (Single Data Rate synchronous DRAM)

Jenis SDRAM lebih lambat dibandingkan dengan varian DDR, karena hanya satu katadari data yang dikirim per siklus jam (data rate tunggal). Tapi jenis ini juga lebih cepat dari pendahulunya EDO RAM dan-FPM-RAM yang mengambil biasanya 2 atau 3 jamuntuk mentransfer satu kata data.

DDR SDRAM (DDR1)

Sedangkan latency akses DRAM pada dasarnya dibatasi oleh array DRAM, DRAMmemiliki bandwidth potensi yang sangat tinggi karena setiap baca internal sebenarnyaderetan ribuan bit. Untuk membuat lebih dari bandwidth yang tersedia untuk pengguna,antarmuka data rate ganda dikembangkan. Ini menggunakan perintah yang sama, diterima sekali per siklus, tapi membaca atau menulis dua kata data per clock cycle.Antarmuka DDR menyelesaikan ini dengan membaca dan menulis data pada keduatepi naik dan jatuh dari sinyal clock. Selain itu, beberapa perubahan kecil untuk waktuantarmuka SDR dibuat di belakang, dan tegangan suplai berkurang 3,3-2,5 V.Akibatnya, DDR SDRAM adalah tidak kompatibel dengan SDR SDRAM.

DDR SDRAM (kadang disebut DDR1 untuk kejelasan yang lebih besar) gandaminimum membaca atau menulis unit; akses setiap mengacu pada setidaknya dua kataberturut-turut.

Khas DDR SDRAM clock rate adalah 133, 166 dan 200 MHz (7,5, 6, dan 5 ns / siklus), umumnya digambarkan sebagai DDR-266, DDR-333 dan DDR-400 (3.75, 3, dan 2,5ns per mengalahkan). Sesuai 184-pin DIMMs dikenal sebagai, PC-2100 PC-2700 dan PC-3200. Kinerja sampai dengan DDR-550 (PC-4400) tersedia dengan harga tertentu.

DDR2 SDRAM

DDR2 SDRAM adalah sangat mirip dengan DDR SDRAM, tetapi ganda minimummembaca atau menulis satuan lagi, sampai 4 kata berturut-turut. Protokol bus jugadisederhanakan untuk memungkinkan operasi kinerja yang lebih tinggi. (. Secara khusus, “meledak menghentikan” perintah akan dihapus) ini memungkinkan laju busSDRAM menjadi dua kali lipat tanpa meningkatkan laju jam operasi RAM internal, melainkan operasi internal dilakukan di unit 4 kali selebar SDRAM. Juga, alamat Bankpin tambahan (BA2) ditambahkan untuk memungkinkan 8 bank pada chip RAM yang besar.

Khas DDR2 SDRAM clock rate adalah 200, 266, 333 atau 400 MHz (periode 5, 3,75, 3dan 2,5 ns), umumnya digambarkan sebagai DDR2-400, DDR2-533, DDR2-667 dan DDR2-800 (periode 2,5, 1,875, 1,5 dan 1,25 ns). Sesuai 240-pin DIMM dikenal sebagai PC2-3200 melalui PC2-6400. DDR2 SDRAM adalah sekarang tersedia pada tingkat clock 533 MHz umumnya digambarkan sebagai DDR2-1066 dan DIMM yang sesuai dikenal sebagai PC2-8500 (juga bernama PC2-8600 tergantung padaprodusen). Kinerja hingga DDR2-1250 (PC2-10000) tersedia dengan harga tertentu.

Perhatikan bahwa karena operasi internal berada di 1/2 clock rate, DDR2-400 memori(jam internal rate 100 MHz) memiliki latency yang agak lebih tinggi dari DDR-400 (jaminternal rate 200 MHz).

DDR3 SDRAM

DDR3 terus tren, menggandakan minimum membaca atau menulis unit untuk 8 kataberturut-turut. Hal ini memungkinkan lain kali lipat dari bandwidth dan kecepatan bus eksternal tanpa harus mengubah laju jam operasi internal, hanya lebarnya. Untuk menjaga transfer M 800-1600 / s (kedua tepi sebuah jam MHz 400-800), array RAM internal harus melakukan 100-200 M menjemput per detik.

Sekali lagi, dengan dua kali lipat setiap downside adalah latency meningkat. Seperti semua generasi SDRAM DDR, perintah masih terbatas pada satu jam tepi dan latencyperintah diberikan dalam hal siklus clock, yang setengah kecepatan transfer ratebiasanya dikutip (CAS latency dari 8 dengan DDR3-800 adalah 8 / (400 MHz) = 20 ns,persis latency sama CAS2 pada PC100 SDR SDRAM).

Chip memori DDR3 yang dilakukan secara komersial, [2] sistem komputer danmenggunakan mereka yang tersedia dari paruh kedua tahun 2007, [3] denganpenggunaan yang signifikan dari tahun 2008 ke depan [4] tarif jam awal. Adalah 400 dan 533 MHz, yang dijelaskan sebagai DDR3-800 dan DDR3-1066 (PC3-6400 danPC3-8500 modul), tapi 667 dan 800 MHz, yang digambarkan sebagai DDR3-1333 dan DDR3-1600 (PC3-10600 dan PC3-12800 modul) sekarang common.Performance upuntuk DDR3-2200 (PC3 17600 modul) yang tersedia dengan harga tertentu

DDR4 SDRAM

DDR4 SDRAM akan menjadi penerus DDR3 SDRAM. Hal itu diungkapkan di Intel Developer Forum di San Francisco pada 2008, dan dijadwalkan akan dirilis ke pasar selama 2011. Waktunya telah bervariasi selama perkembangannya – itu awalnya diharapkan akan dirilis pada tahun 2012, dan kemudian (pada 2010) diharapkan akan dirilis pada tahun 2015, [8] sebelum sampel diumumkan pada awal 2011 dan produsen mulai mengumumkan bahwa produksi komersial dan rilis ke pasar telah diantisipasi pada tahun 2012. DDR4 diperkirakan akan mencapai adopsi pasar massa sekitar tahun 2015, yang sebanding dengan sekitar 5 tahun yang diambil untuk DDR3 untuk mencapai transisi pasar massal lebih DDR2. 

Chip baru diharapkan untuk berjalan pada 1,2 V atau kurang, [9] [10] versus V 1.5 dari chip DDR3, dan memiliki lebih dari 2 milyar transfer data per detik. Mereka diharapkan untuk diperkenalkan pada tingkat frekuensi 2133 MHz, yang diperkirakan naik ke 4266 MHz potensial dan menurunkan tegangan 1,05 V pada tahun 2013. 

DDR4 tidak akan menggandakan lebar prefetch intern lagi, tapi akan menggunakan prefetch 8N sama dengan DDR3. Dengan demikian, akan diperlukan untuk interleave membaca dari beberapa bank untuk menjaga data bus sibuk. 

Pada bulan Februari 2009, Samsung divalidasi 40 chip DRAM nm, dianggap sebagai “langkah signifikan” terhadap DDR4 pembangunan sejak pada 2009, chip DRAM saat ini hanya mulai bermigrasi ke proses nm 50. Pada bulan Januari 2011, Samsung mengumumkan penyelesaian dan rilis untuk pengujian suatu modul 30 nm 2 GB DDR4 DRAM. Ia memiliki bandwidth maksimum 2,13 Gbit / s pada 1,2 V, menggunakan teknologi menguras semu terbuka dan menarik daya 40% kurang dari satu modul DDR3 setara.

ARTIKEL TERKAIT

One Response to Synchronous DRAM

  1. Ping-balik: RAM « repsolhondahrc

Tinggalkan Balasan

Isikan data di bawah atau klik salah satu ikon untuk log in:

Logo WordPress.com

You are commenting using your WordPress.com account. Logout / Ubah )

Gambar Twitter

You are commenting using your Twitter account. Logout / Ubah )

Foto Facebook

You are commenting using your Facebook account. Logout / Ubah )

Foto Google+

You are commenting using your Google+ account. Logout / Ubah )

Connecting to %s

%d blogger menyukai ini: